近日，市场传出三星电子已成功突破10纳米级第六代（1c）DRAM制程的良率门槛，达到超过50%，计划导入第六代HBM（HBM4），并在下半年量产。

1c DRAM制程节点约为11～12纳米，是10纳米级的第六代产品。相较于现行主流的第4代（1a，约14nm）与第5代（1b，约12～13nm）DRAM，1c具备更高密度与更低功耗，晶粒厚度也更薄，有利于在HBM4中堆叠更多层次的存储器，大幅提升容量与频宽密度。

目前HBM市场仍以SK海力士与美光主导。SK海力士率先出货基于1b DRAM制程的HBM4样品，并掌握HBM3E（第五代HBM）8层与12层市场，美光则紧追在后。三星则稍微落后，在AI存储器市场的市占受到挑战。

为扭转局势，三星从去年起全力投入1c DRAM研发，并由DRAM开发室长黄相准（音译）主导设计作业。他指出，1c DRAM性能与良率迟迟未达标的根本原因在于初期设计架构，强调「不从设计阶段彻底修正，将难以取得进展」。据悉，该案初期因设计团队与制造部门缺乏协作导致进度受阻，此次由高层介入调整设计流程，亦反映三星对重回技术领先地位的决心。

三星亦拟定积极的市场反攻策略。下半年将计划供应HBM4样品，并强调「客制化HBM」为新战略核心。HBM4允许将逻辑芯片（logic die）与DRAM堆叠整合，透过晶圆代工制程最佳化整体架构，以依照不同应用需求提供高效率解决方案。为强化整体效能与整合弹性，三星也导入自研4纳米制程，用于量产搭载于HBM4堆叠底部的逻辑芯片（logic die）。

值得一提的是，根据韩国媒体《The Bell》报道，若三星能持续提升1c DRAM的良率，不仅有助于缩小与竞争对手的差距，也将强化其在AI与高效能运算市场中的供应能力与客户信任。(文章来源：科技新报）