第62届DAC展示了众多2025年的新参展商，包括工具和IP提供商、设计服务公司和元器件交易市场。尤其是新兴的EDA初创企业表现强劲，创业工程师们正在寻求以新方法应对现代芯片设计日益复杂的挑战。

人工智能是整个展会的一大主题，各种规模的公司都在大力宣传人工智能能够提升设计和验证效率。除此之外，许多新公司还致力于增强协作，使整个组织的工程师和团队能够无缝协作，并以新的方式共享知识。

《半导体工程》与其中一些 EDA 初创公司进行了交谈，以了解有关他们的解决方案的更多信息。

专注于设计验证回归分析的人工智能，旨在解决设计验证工程师在启动调试过程时执行的重复性工作和关键动作，例如检查有限状态机、接口和常见故障模式。

基于对调试流程的高级描述，该公司的 AI 工具会生成一份详细的剧本，记录该流程中的各个任务。Bronco 的 AI 代理可以遵循这份剧本，自动评估回归故障，并为工程师生成包含更多详细信息的工单。

除了节省原本需要查明每次回归失败原因的时间外，Bronco 还认为使用剧本和 AI 代理可以减少组织摩擦。通过定义并遵循一系列步骤，工程师无需就基本或重复性任务不断咨询项目专家设计师或 DV 工程师。当他们确实需要寻求帮助时，他们可以获得有关问题状态和已采取步骤的详细信息。这还可以创建文档，用于记录机构知识并简化新成员的入职流程。

ChipAgents开发了一款代理式 AI 芯片设计环境。该公司表示，通过在 EDA 工作流程中部署 AI 代理，可以将 RTL 设计、调试和验证效率提高 10 倍。其芯片设计环境使设计人员能够使用简单的语言提示将概念转化为精确的设计规范，分析并生成 RTL 设计规范和代码，自动完成 Verilog，自动创建测试平台，并通过实时模拟学习自主验证和调试设计代码。

ChipAgents 首席执行官 William Wang 向《半导体工程》表示：“我们创建了一个专为芯片设计和验证而设计的 AI 代理系统。该技术不会强迫用户遵循固定的抽象概念或方法，而是直接融入到流程中——理解设计意图、解析复杂规范、生成和验证 RTL、建议微架构、综合断言，甚至解释波形异常。”

“与其替换现有的工具链，不如通过智能代理进行增强，这些代理可以根据规范生成 RTL 和测试平台，解释波形输出，调试回溯，并根据内部代码库和命名约定调整提示，”王说。“这可以显著减少设计和 DV 工程师的迭代时间和手动开销。”

王表示，通过及早识别约束和覆盖率瓶颈，这可以减少 UVM 测试环境中的手动迭代。“团队正在采用代理式 AI 工作流程来减少迭代，而不是传统的瀑布流程。例如，他们可能从微架构规划入手，并同时改进设计和验证资产，利用这项技术在实现过程中以自然语言维护设计意图。它还可以通过对话式查询设计历史，帮助新团队成员快速上手。在我们早期的部署中，我们观察到验证和调试工作流程的生产力提高了 10 倍，同时入职效率和开发人员满意度也得到了显著提升。”

DSM Pro Engineering正在开发一套完整的 RTL-to-GDSII 芯片设计项目管理系统，旨在提高项目经理和工程师之间的协作。

它将项目所有元数据存储在一个可通过编程访问的 SQL 数据库中，无需使用 Makefile。该数据库包含设计本身，以及实际的构建流程、正在运行的任务、各个工具及其许可证、分布式机器、磁盘阵列、工具脚本、指标和报告。用户可以通过基于 Web 的界面或命令行跟踪设计和流程的各个方面，并启动和协调用于特定设计任务的 AI 代理。

ITDA 半导体公司为 SoC 系统设计打造了一个拖放式可视化设计器。其无代码解决方案支持通过 GUI 构建和优化电源控制、时钟和可测试性设计 (DFT) 系统，然后生成所有用于综合的设计输出，包括 RTL、UPF、SDC 和 lint waiver 文件。精确的软件框架和硬件模型的交叉检查确保了输出的准确性。

ITDA 表示，其方法能够在不到一周的时间内创建包含数十个电源和时钟域的设计，以实现细粒度的时钟门控和电源管理，并自动生成 DFT 插入的电源控制器、时钟控制器和 OCC 插入点。其 DFT 工具支持在 RTL 阶段配置任何硬 IP 测试结构，允许用户无需底层脚本即可定义 DFT 扫描链、接入网络和层次结构，并且即使在测试模式下也能动态地重新配置 GPIO。

MooresLabAI正在开发一个用于加速验证的代理 AI 框架。其验证代理可以采用 IP 级、模块级或 SoC 级设计，并从头开始生成整个 UVM 测试平台，以及记分板、断言、覆盖率报告以及设计的所有测试用例。

该公司表示，其方法可以显著缩短验证时间，从而缩短整体上市时间。该解决方案支持主流 EDA 公司的模拟器以及开源工具。

未来，MooresLabAI计划扩展至制定规范的代理，并协助编写和调试RTL。

Oboe Technologies提供一款基于 FPGA 的仿真器，旨在尽可能简化、经济且易于协作。它与现有的 CI/CD 平台集成，只需一个小型配置文件，即可让团队通过一个将实验台搬到电脑屏幕上的集中式界面，并行查找复杂的错误、量化实际软件工作负载的性能，并评估候选架构。

Oboe 还提供独立的波形查看器，以增强协作功能，包括注释、第三方软件集成以及跟踪更改。查看器之上还有 AI 工具，可帮助对波形进行分组和调试。

Rise Design Automation旨在提升 RTL 级设计和验证水平，并克服阻碍高级综合广泛应用的知识障碍。该公司表示，其方法可以缩短从架构到实现的时间，从而更快地添加加速器等新功能或开发 IP 变体。

该公司提供一套多语言、多抽象的高级综合、验证、调试和分析工具。用户可以从高级设计入手，使用 SystemVerilog、C++ 或 SystemC 描述功能和算法。之后，该高级描述会被综合到 RTL 中，并进行优化以满足设计规范。

对于不精通这些语言的工程师，Rise 的生成式 AI 顾问使用语言模型来帮助生成无计时行为级别的代码，然后公司的工具将其转换为计时表示。

Rise 表示，除了设计之外，其方法还显著提高了仿真速度，使设计人员能够在设计过程的早期就了解物理方面、功能性和正确性，从而更容易对设计进行修改和迭代。这也缩短了从架构到实现的时间。

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